Представьте структурное описание схемы, представленной на рис. 1, на языке VHDL.
Рис. 1.  
 Ответ 
entity trigger;
port(R,S,C:in; P,Q:out);
end trigger;
architecture sch of trigger is
component gate
port(a1,a2:in;b:out)
end component gate;
signal A,B: bit;
begin
U1: gate
port map(S,C,A);
U2: gate
port map(R,C,B);
U2: gate
port map(A,Q,P);
U2: gate
port map(B,P,Q);
end sch;