После этапа функционально-логического проектирования полученные результаты в виде VHDL- или Verilog-описания, во-первых, используют для синтеза тестов, во-вторых, передают на этап конструкторского проектирования СБИС.
Актуальность проблемы тестирования обусловлена сравнительно малым числом внешних выводов СБИС, т.е. ограниченными управляемостью и наблюдаемостью СБИС. Отметим также, что синтез и анализ тестов занимали до 35% времени в цикле проектирования СБИС и, несмотря на такие затраты, удавалось разрабатывать тесты с приемлемой полнотой обнаружения константных неисправностей только для комбинационных схем.
Для решения проблем тестирования в СБИС начали использовать специальные методы проектирования самих микросхем. Это, во-первых, методы сканирования, преобразующие в режиме тестирования последовательностные схемы в комбинационные. Методы сканирования основаны на объединении триггеров, имеющихся в схеме или специально вводимых в нее, в один или несколько сдвигающих регистров, управляющих состоянием схемы и управляемых через последовательный вход. Во-вторых, это методы самотестирования (BIST — Built-In Self-Test), основанные на встраивании в кристалл генераторов тестовых наборов и схем, сжимающих результаты проверки основной части СБИС при этих тестовых наборах.
Среди методов сканирования значительное внимание уделяется методу граничного сканирования (BS — boundary-scan), поясняемому на рис. 1 и предназначенному преимущественно для проверки соединений в многокристальных СБИС и на печатных платах с установленными на них СБИС. С этой целью в каждый чип вводятся сдвигающие регистры, состоящие из ячеек по одной на каждый внешний вывод. Благодаря ячейкам, можно при проверке соединений отключать внутрикристальные цепи, а при проверке логической схемы подключать или внутренние сканирующие регистры, или (в случае BIST) генераторы тестовых наборов и схемы компрессии результатов. Для подключения платы к тестирующему по BS прибору достаточно четырех-пяти проводов: ввод тестовых данных, вывод тестовых данных, выбор тестового режима, тестовая синхронизация.
Рис. 1.   Пояснение граничного сканирования
Для целей проектирования схем с граничным сканированием разработаны специальный стандарт IEEE 1149.1 и языки BSDL и HSDL (Boundary and Hierarchical Scan Description Languages), являющиеся подмножеством VHDL. Язык HSDL расширяет возможности ВSDL на более высокие иерархические уровни.
Очевидно, что проектирование схем тестирования целесообразно выполнять совместно с синтезом основных схем, т.е. на уровнях RTL и вентильном.