При разработке проекта устройства на ПЛИС используются несколько вариантов взаимодействия с заказчиком:
Процесс проектирования схем на ПЛИС включает процедуры:
- ввод описания схемы на языках высокого уровня (функциональное поведение, графический ввод схемы в базисе микросхем средней степени интеграции);
- экспертный выбор модели ПЛИС для реализации описанной схемы;
- перевод описания схемы в модель ПЛИС и ее оптимизация (трансляция, оптимизация, размещение);
- функциональное и временное моделирование;
- верификация и редактирование;
- загрузка отлаженной модели в ПЛИС.
Примером системы проектирования FPGA и EPLD является система XACT от фирмы XILINX. Система XACT содержит средства графического ввода схемы, специальную библиотеку примитивов элементарных логических функций и сложных макросов. С помощью XACT выполняют компиляцию описания ПЛИС (составленного на языке высокого уровня типа VHDL или представленного принципиальной схемой), компоновку и трассировку кристалла.
После ввода схемы средствами графического редактора или ее описания с помощью языка электронных схем происходит ее проверка на наличие логических ошибок, корректности и совместимости с библиотекой примитивов. Затем схема транслируется из описаний дискретной логики в логические функции блоков FPGA. С учетом этой трансляции происходит верификация проекта путем логического моделирования с выполнением статического временного анализа.
В случае обнаружения ошибок вносятся исправления, после чего проект еще раз проходит логическое моделирование или сразу транслируется для автоматического размещения логических блоков и трассировки связей между ними.
Трассировка связей и размещение логических блоков проходит с учетом многих факторов, задаваемых пользователем или принимаемых по умолчанию. После трассировки связей проводится логическое моделирование проекта уже с учетом реальных задержек в цепях и блоках, показывающее динамические характеристики разработанного проекта.
Также возможен более глубокий анализ как отдельных связей, так и проекта в целом на предмет максимальных или минимальных задержек в цепях, эффективности компоновки логических элементов и блоков. Можно отредактировать разведенный проект в специальном графическом редакторе, который позволяет делать ручную трассировку связей и ввод булевых выражений в логические блоки.
После того как проект окончательно готов, производится его загрузка в LCA, EPLD или CPLD кристалл или программируется ПЗУ для LCA. На окончательном этапе проводится верификация проекта с загруженной конфигурацией в кристалл и реальной подачей всех необходимых рабочих сигналов на специальном стендовом или ином оборудовании, обеспечивающем полную проверку разработанного и помещенного в кристалл проекта.
Другой пример системы управления маршрутом проектирования ASIC является система Active-HDL компании Aldec (Automated Logic Design Company, inc.). Особенность Active-HDL — поддержка маршрутов проектирования на базе не только встроенных собственных средств, но и внешних программ, что предоставляет разработчикам создавать собственную среду для построения маршрутов проектирования ПЛИС.
Выполнение задач моделирования, логического синтеза, топологической реализации, требующих значительных затрат времени и вычислительных ресурсов, может быть переведено на удаленные серверы. Центральный планировщик управляет очередью заданий, полученных от всех пользователей, и распределением свободных вычислительных ресурсов.
Система Active-HDL поддерживает разнообразные средства создания и редактирования проекта ПЛИС, которые включают: текстовый редактор аппаратных спецификаций на базе языков VHDL, Verilog, SystemC, а также C/C++/Handel-C и Matlab (HDE); графические редакторы диаграмм автоматов конечных состояний (FSM) и блок-диаграмм (ВОЕ). Текстовый редактор распознает и выделяет синтаксические конструкции, в нем предусмотрены функции автозаполнения, а также поддержка полных наборов шаблонов используемых языков в соответствии со стандартами. Поддерживается описание схемы в формате EDIF, импорт схемных символов, иерархическая визуализация описания проекта, генерация графического представления в виде блок-диаграмм и диаграмм автоматов конечных состояний по описанию HDL Генератор IP-блоков позволяет автоматически создавать синтезируемые модели для различных арифметических функций, последовательной логики, блоков памяти, фильтров, конверторов кодов, элементов системы тестирования, а также для некоторых специальных промышленных и коммуникационных приложений.
Другие САПР ПЛИС: Foundation (фирма Xilinx, совместно с Aldec и Synopsys), Design Series (Actel), MAX+PLUSII (Altera), OrCAD Express (Cadence) и т.п.
Список литературы
1. Архитектура и технология ПЛИС. — http://www.tsure.ru/University/nii/mvs_dar.htm
2. Система автоматизированного проектирования Aldec HDL. - http://banapart.ru/aldec.html