Рис. 1.  Логическая схема счетчика

Рис. 2.  Логическая схема JK-триггера

• функционально — путем задания выполняемых логических функций (с учетом задержек сигналов).
• структруно — путем задания их логической схемы.

entity and2 is
 port (
    x1: in BIT;
    x2: in BIT;
    o: out BIT );
end and2;
architecture and2 of and2 is
 begin
     o<= x1 and x2 after delay; -- delay - задержка на элементе
 end and2;

entity jktrigger is
 port (
     R: in BIT;
     S: in BIT;
     J: in BIT;
     C: in BIT;
     K: in BIT;
     Q: out BIT;
     NQ: out BIT
      );
end jktrigger;

architecture jktrigger of jktrigger is
   component and_no_3
          port (
             x1: in BIT;
             x2: in BIT;
             x3: in BIT;
             o: out BIT
              );
    end component;
    signal Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8: BIT;
    begin
          E1: and_no_3
                port map (Q8, J, C, Q1);
          E2: and_no_3
                port map (Q7, K, C, Q2);
          E3: and_no_3
                port map (S, Q1, Q4, Q3);
          E4: and_no_3
                port map (Q3, Q2, R, Q4);
          E5: and_no_3
                 port map (Q2, Q3, Q1, Q5);
          E6: and_no_3
                 port map (Q2, Q4, Q1, Q6);
          E7: and_no_3
                 port map (S, Q5, Q8, Q7);
          E8: and_no_3
                 port map (Q7, Q6, R, Q8);
          Q <= Q7;
         NQ <= Q8;
 end jktrigger;

entity counter is
   port (
            reset: in BIT;
            clk: in BIT;
            q: out BIT_VECTOR (4 downto 1)
            );
  end counter;

architecture counter of counter is
 component jktrigger
        port (
                  R: in BIT;
                  S: in BIT;
                  J: in BIT;
                 C: in BIT;
                 K: in BIT;
                 Q: out BIT;
                 NQ: out BIT
               );
        end component;
  component and2
         port (
                  x1: in BIT;
                  x2: in BIT;
                  o: out BIT
                 );
 end component;
 signal Q1, NQ1, Q2, NQ2, Q3, NQ3, Q4,NQ4,L1,L2,L3: BIT;
 begin
     T1: jktrigger
            port map (Reset, '1','1',CLK,'1',Q1, NQ1);
     T2: jktrigger
            port map (Reset, '1', L1, CLK, Q1, Q2,NQ2);
     T3: jktrigger
            port map (Reset, '1', L2, CLK, L2, Q3,NQ3);
     T4: jktrigger
            port map (Reset, '1', L3, CLK, Q1, Q4, NQ4);
     A1: and2
            port map (Q1, NQ4, L1);
     A2: and2
            port map (Q1, Q2, L2);
     A3: and2
            port map (Q3, L2, L3 );
     q(1) <=  Q1;
     q(2) <=  Q2;
     q(3) <=  Q3;
     q(4) <=  Q4;
end counter;

Рис. 3.  

• Create new source files now — создание описаний структурных элементов проекта на языке VHDL с помощью New Design Wizard.
• Add existing resource files — добавление к новому проекту уже существующих файлов.
• Import a design from Active-CAD — использование проектов, созданных в системе Active CAD.
• Create an empty design — создание проекта с пустыми файлами. Этот пункт используется в том случае, если вы не хотите использовать возможности New Design Wizard для создания шаблонов.

• 3И-НЕ, из которых будет создаваться JK-триггер. Элемент имеет три входа и один выход.
• Сам триггер, имеющий следующие порты: входные R, S, J, C, K и выходные Q и NQ.
• 2И, необходимые для построение счетчика. Элемент имеет два входа и один выход.
• Счетчик со следующими портами: входные Reset и CLK, выходная шина q(4,1)

• синий — файлы еще не были откомпилированны или были изменены после послденей компиляции;
• зеленый — файл был откомпилирован успешно;
• красно-желтый — обнаружение ошибки в компилировавшемся файле.

Рис. 4.  

Рис. 5.  

• Clock — сигнал в виде последовательности одинаковых импульсов. Параметры (частота импульсов, время начала) устанавливаются в полях на появившейся картинке.
• Custom — позволяет задать произвольную форму сигнала.
• Formula — форма сигнала задается формулой. Формула выглядит следующим образом: значение [ время {, значение время}[ -r период]]. Например, формула 0 0, 1 80 ns -r 100 ns означет, что сигнал начинается с логического "0", а с 80-й нс — переходит к логической "1", на 100-й — опять переходит в "0" и т.д.
• Hotkey — позволяет привязать к сигналу клавишу, при нажатии которой сигнал будет переключаться. Для этого надо в поле Press new hotkey ввести желаемую клавишу. Задействованные клавиши и переключаемые ими значения можно посмотреть, выбрав закладку Hotkeys.
• Predefined — позовляет воспользоваться шаблонами, уже определенными в системе Active-VHDL.
• Value — позволяет задать конкретное значение для сигнала.

Рис. 6.  

Рис. 7.